集成电路新工艺技术的发展趋势

张卫

摘要:描述集成电路国际主流技术的发展方向，分析集成电路先进技术的发展趋势。内容包括图形化方案、应变硅技术、超浅结技术、低 k 侧墙技术、源漏硅化物技术、自对准接触孔技术、后段低 k 铜互连技术，以及硅基光电集成技术。

关键词:集成电路;半导体;工艺技术。

中文引用格式:张卫.集成电路新工艺技术的发展趋势[J].集成电路应用, 2020, 37(04): 4-9.

The Development of New Technology of Integrated Circuit

ZHANG Wei

Abstract - This paper describes the development direction of the international mainstream integrated circuit technology and analyzes the development trend of advanced integrated circuit technology. The content includes patterning schemes, strained silicon technology, ultra-shallow junction technology, low-k sidewall technology, source-drain silicide technology, self-aligned contact hole technology, low-k copper interconnect technology at the back, and silicon-based optoelectronic integration technology.

Index Terms - integrated circuits, semiconductors, process technology.

1图形化方案

16/14 nm FinFET 工艺除了节距持续缩小之外，关键尺寸如 Fin 的宽度降低到 8 nm 左右，已经超过了 193 nm ArF 浸没式光刻技术(193i)的分辨率极限。因此 16/14 nm Fin 的图形化采用了自对准侧墙转移图形技术(SADP)，而将中后段互连图形拆分，采用双曝光技术实现 64 nm 节距(图 1、图 2)。相比 16/14 nm，10 nm 图形化方案将不会有大的变化，主要是关键尺寸和最小 pitch 的进一步缩小。

7nm 节点图形化如仍采用 193i 将会是一个复杂的工程。在 ASML 给出的解决方案中，如沿用 193i 方案，关键层掩膜版数量和 overlay 套刻对准次数激增, 采用 EUV 方案则可大大缓解该问题。图 3 为 ASML 图形技术解决方案。

产业界采用的图形化方案可能是 193i 与 EUV 相结合的方案，针对 pitch 较小的金属连线或较密的通孔，如采用 193i 曝光需多次光刻，采用 EUV 单次光刻即可完成。针对 Fin 和 Gate 等一维图形，采用 193i 完成轴心图形制备，自对准多次侧墙转移形成环形线条，结合 193i 多次 CUT 或 EUV CUT 完成图形制备。图 4 为图形技术的关键层图形化方案。

5nm 及以后节点的图形化可能会延续目前产业界 7 nm 光刻方案，即 EUV 与 193i 相结合的方案。新型图形化技术例如纳米压印(Nano-imprint Lithography, NIL)、自组装技术(directed self-assembly，DSA)、电子束曝光光刻(Electron-beam Projection Lithography, EPL)等方案目前仍处于研究阶段，距离集成电路产业应用仍有较大距离。

光刻技术在很长时间都会处在“亚波长光刻”时代，所生产集成电路的特征尺寸接近曝光系统的理论分辨率极限。在此情况下,硅片表面成像相对于原始版图出现边角圆化,线端缩短,线宽偏差等严重的不一致。这种掩模图形和硅基表面实际印刷图形之间的图形转移失真现象,一般被称之为光学邻近效应(OPE)。

为了减轻以及抵消亚波长光刻工艺产生的日益严重的光学邻近效应,业界提出并广泛采用了在不改变光刻波长的前提下通过控制光刻系统的其他各项参数，主要包括:光学邻近校正(OPC)、光源掩膜版联合优化(SMO)、移相掩膜(PSM)、偏轴照明(OAI)、次分辨率辅助图形(SRAF)等。图 5 为光学临近效应修正(OPC)效果示意

随着集成电路设计和制造进入纳米阶段，特征尺寸已经大大低于光刻工艺中所使用的光波波长。因此光刻过程中，由于光的衍射和干涉现象，实际硅片上得到的光刻图形与掩膜版图形之间存在一定的变形和偏差，光刻中的这种误差直接影响电路性能和生产成品率。为尽量消除这种误差，一种有效的方法是光学邻近效应修正(OPC)，对于光刻而言，需要建立以 OPC 为核心的可制造方案设计(DFM)，并将其与良率/工艺为核心的 DFM 相结合，形成一个完整的 DFM，以优化从设计到晶圆的工艺流程。

2应变硅技术

为了提高 MOS 器件的开态电流，提升 MOS 晶体管沟道内载流子迁移率是一种有效的方法，应变工程技术正是基于此而提出的。常见的应变硅技术包括:应力记忆技术(SMT)，刻蚀终止层层应力技术(CESL)，嵌入式锗硅工艺(eSiGe)，嵌入式碳硅技术(eSiC)，全局应力技术等。

2.1 SMT 应力记忆技术

SMT 应力记忆技术是工艺完成后，往往对器件结构不产生结构性变化。实现方法通常是通过应力膜层沉积，离子注入，退火等工艺处理后，在源漏及沟道区域产生晶格位错，面缺陷，从而产生沟道内的拉应力，通常用于提升 NMOS 器件的迁移率。

2.2 CESL 刻蚀终止层应力技术

CESL 刻蚀终止层应力技术是在 MOS 晶体管源漏和栅电极上方淀积一层应力膜层结构，利用膜层沉积以及对膜层后续的工艺处理(如注入，退火，紫外线照射等)产生的应力，在器件沟道内产生压应力或者拉应力。